「集積化回路」の講義風景 ”Verilog HDL演習” (2013.11.23)

集積化回路の授業で、外部講師をお招きしてVerilog HDL実習を行いました。

最近の集積回路設計はHDL(Hardware Description Language)という言語を使います。

下に半加算器の例を示しますが、回路機能が数行のプログラムで記述され、この記述を基にコンパイラによって回路が生成され、シミュレーションも可能になります。昨今開発される10億を越えるトランジスタを内蔵する集積回路はこのような手法でようやく設計が可能になりました。

写真>Verilog HDL演習(2013.11.23)

学生たちは、最新のプログラムに挑戦しました。

図>Verilog HDL演習(2013.11.23)